Новая функция
Описание системы
Выгрузить Verilog
Контакты
Русский
Английский
Verilog-модели
Стандартные логические функции
1 входовые
2-х входовые
3-х входовые
4-х входовые
~a
a & b
a | b
a ^ b
a ~^ b
~(a | b)
~(a & b)
a & b & c
a | b | c
a | b & c
a ^ b & c
a ^ b | c
~(a & b & c)
a & b & c & d
a | b | c | d
a & b | c | d
a & b & c | d
~(a & b & c & d)
=
имя ячейки:
чистый Verilog
Verilog-AMS
Verilog-AMS+'paramset'
Исходные параметры spice-моделирования
Рекомендации по правильному вычислению временных параметров
Verilog модель ячейки кроме функции, описывающей ее логическое поведение, содержит также блок, определяющий временные параметры ячейки (задержки, фронты). Они вычисляются на основе spice-моделирования. Spice-описание ячейки и библиотека моделей берутся по умолчанию либо загружаются пользователем.
Таким цветом выделены списки ранее использованных наборов параметров
Внешние параметры характеризации ячейки:
t, °C:
VDD, В:
⇐
t=27 vdd=1
t=70 vdd=1.1
t=125 vdd=1.2
t=30 vdd=1
t=27 vdd=5
Внешние параметры портов ячейки:
slew, ns:
Cload, pF:
⇐
slew=1 cload=1
slew=1 cload=4
slew=1 cload=3
slew=1 cload=2
slew=1 cload=10
slew=1 cload=0.03
slew=1 cload=0.1
Уровни логических сигналов:
low:
high:
⇐
low=0 high=100
low=0 high=50
% от VDD
абсолютное значение
Длительность такта входной
тестовой последовательности:
clock:
ns
⇐
clock=10
clock=5
Параметры измерения сигналов:
(все величины указаны в процентах разницы между верхним и нижним уровнями сигнала)
Задержка
между уровнями:
начало:
конец:
⇐
50 50
Фронт входного сигнала
между уровнями:
нижний:
верхний:
⇐
20 80
Фронт выходного сигнала
между уровнями:
нижний:
верхний:
⇐
20 80
Spice-описания
Ячейка
Имя ячейки в библиотеке ячеек:
see ".subckt cell_name ..."
Имя файла библиотеки ячеек:
fvm_cells.lib
Модель
транзистора
Имя файла библиотеки моделей:
fvm_models.lib
Общее
Узлы 'земли' и питания:
ground:
⇐
0
supply:
⇐
vdd
Порядок узлов в описании ячейки
Стандартные списки
⇒
комбинационная ячейка: outputs inputs
комбинационная ячейка: inputs outputs
флип-флоп триггер: outputs CLK inputs CLR PRE inputs
триггер-защелка: outputs CLK inputs CLR PRE inputs
буфер с 3 состояниями: outputs inputs EN
Ранее использованные
⇒
outputs
OUT
Текущий список:
Могут быть использованы только следующие ключевые слова:
outputs
-
один или более выходных узлов
inputs
-
один или более входных узлов (для триггеров - D-входы)
OUT
-
один выходной узел
IN
-
один входной узел
EN
-
узел "enable" (защелка или буфер с 3 состояниями)
CLK
-
узел "clock" (флип-флоп триггер)
PRE
-
узел "preset" (защелка или флип-флоп триггер)
CLR
-
узел "clear" (защелка или флип-флоп триггер)
Copyright © 2011-2024 ИППМ РАН. All Rights Reserved.
Разработка сайта - ИППМ РАН
Обратная связь
