Справка

Система строит Verilog-модели цифровых комбинационных схем по заданному логическому выражению. Доступны два уровня сложности модели.

Сначала введите логическое выражение или выберите функцию из таблицы стандартных операций.

Для простой Verilog-модели этого достаточно: нажмите «Сформировать» — модель появится ниже.

Для сложной модели с временными параметрами дополнительно нужны Spice-описание цифровой ячейки и технологическая библиотека параметров приборов (можно загрузить свои файлы или использовать значения по умолчанию).

Откройте раздел «Исходные параметры spice-моделирования». Большинство полей уже заполнены. Обязательно укажите:

• Имя ячейки в библиотеке ячеек
• Порядок узлов в описании ячейки

Подходящую ячейку можно найти, просмотрев spice-файл библиотеки (значок рядом с полем). Порядок узлов выберите из «Стандартные списки» или задайте сами по ключевым словам.

Сложная модель отличается от простой наличием временных параметров. Их получают встроенным spice-моделированием ячейки. Нужно:

• выбрать в библиотеке ячейку, соответствующую вашей логической функции;
• подобрать технологический файл моделей, при котором ячейка работает корректно;
• подготовить набор входных тестов (формируется автоматически по логической функции);
• задать остальные параметры моделирования (питание, температура, ёмкости нагрузки, фронты входов и т.п.), чтобы выходные сигналы допускали измерение фронтов и задержек.

Если фронты и задержки не измеряются, попробуйте изменить напряжение питания и нагрузочные ёмкости. Когда удаётся получить осциллограммы выходов, проще понять, укладываются ли фронты и задержки в длительность такта тестовой последовательности.

Чтобы сохранить Verilog-модель отдельным файлом, нажмите значок в блоке «Verilog-модели» или воспользуйтесь пунктом меню вверху страницы.