| | Упрощенно можно сказать,
что сложная модель отличается от простой наличием временных параметров. Для их получения
необходимо провести встроенное spice-моделирование цифровой ячейки, для чего необходимо
предоставить следующие данные:
- подобрать в библиотеке ячеек описание ячейки, соответствующее задаваемой вами логической функции,
- подобрать технологический файл моделей, обеспечивающий нормальное функционирование выбранной вами ячейки
- подготовить набор входных тестов (выполняется автоматически по заданной логической функции)
- подобрать остальные параметры spice-моделирования (напряжения питания, температура,
нагрузочные емкости, фронты входных сигналов и др.) таким образом, чтобы получить корректные
выходные сигналы, допускающие вычисление фронтов и задержек.
Если при всех заданных параметрах фронты и задержки получить не удается, попробуйте
поварьировать значения напряжения питания и нагрузочных емкостей. Задача упрощается,
если ошибки не столь грубы, и удается получить графики выходных кривых - в этом случае становится
понятным, укладываются ли значения фронтов и задержек в заданную длительность такта входной
тестовой последовательности.
|
находящийся ниже этого поля).
Подходящий порядок узлов выберите из предлагаемого списка (поле 'Стандартные списки')
или сформируйте самостоятельно согласно описанию ключевых слов.
находящийся в подзаголовке блока 'Verilog-модели' или воспользуйтесь кнопкой меню в верху страницы.