Verilog-модели |
|
| Стандартные логические функции |  |
|
=
имя ячейки:
|
|
чистый Verilog
Verilog-AMS
Verilog-AMS+'paramset'
|
|
|
| Исходные параметры spice-моделирования |  |
|
| Рекомендации по правильному вычислению временных параметров |
| Verilog модель ячейки кроме функции, описывающей ее логическое поведение, содержит также блок, определяющий временные параметры ячейки (задержки, фронты). Они вычисляются на основе spice-моделирования. Spice-описание ячейки и библиотека моделей берутся по умолчанию либо загружаются пользователем. |
| Таким цветом выделены списки ранее использованных наборов параметров |
|
|
|
|
Параметры измерения сигналов:
(все величины указаны в процентах разницы между верхним и нижним уровнями сигнала) |
|
|
|
|
|
|
|
|
|
|
|
