Высокоуровневые модели цифровых ячеек
RUEN
Новости Контакты

Verilog-модели
Нажмите для получения списка логических операций
Стандартные логические функциизакрыть
1 входовые 2-х входовые 3-х входовые 4-х входовые
 ~a
  a & b
 a | b
 a ^ b
 a ~^ b
 ~(a | b)
 ~(a & b)
  a & b & c
 a | b | c
 a | b & c
 a ^ b & c
 a ^ b | c
 ~(a & b & c)
  a & b & c & d
 a | b | c | d
 a & b | c | d
 a & b & c | d
 ~(a & b & c & d)
=
имя ячейки:
чистый Verilog Verilog-AMS Verilog-AMS+'paramset'
Исходные параметры spice-моделированияоткрыть
Только модель, без временных параметров
Copyright © 2011-2026 ИППМ РАН. All Rights Reserved.
Разработка сайта - ИППМ РАН
Обратная связь