Новая функция Описание системы Выгрузить Verilog
Контакты   переключиться на  Русский   переключиться на  Английский

Verilog-модели

Нажмите для получения списка логических операций
Стандартные логические функциизакрыть
1 входовые 2-х входовые 3-х входовые 4-х входовые
 ~a
 a & b
 a | b
 a ^ b
 a ~^ b
 ~(a | b)
 ~(a & b)
 a & b & c
 a | b | c
 a | b & c
 a ^ b & c
 a ^ b | c
 ~(a & b & c)
 a & b & c & d
 a | b | c | d
 a & b | c | d
 a & b & c | d
 ~(a & b & c & d)
=
имя ячейки:
чистый Verilog Verilog-AMS Verilog-AMS+'paramset'
Исходные параметры spice-моделированиязакрыть
Рекомендации по правильному вычислению временных параметров
Verilog модель ячейки кроме функции, описывающей ее логическое поведение, содержит также блок, определяющий временные параметры ячейки (задержки, фронты). Они вычисляются на основе spice-моделирования. Spice-описание ячейки и библиотека моделей берутся по умолчанию либо загружаются пользователем.
Таким цветом выделены списки ранее использованных наборов параметров
Внешние параметры характеризации ячейки:
t, °C: VDD, В:
Внешние параметры портов ячейки:
slew, ns: Cload, pF:
Уровни логических сигналов:
low: high:
% от VDD  абсолютное значение
Длительность такта входной
тестовой последовательности:
clock: ns
Параметры измерения сигналов:
(все величины указаны в процентах разницы между верхним и нижним уровнями сигнала)
Задержка
между уровнями:
начало: конец:
Фронт входного сигнала
между уровнями:
нижний: верхний:
Фронт выходного сигнала
между уровнями:
нижний: верхний:
Spice-описания
Ячейка Имя ячейки в библиотеке ячеек:  see ".subckt cell_name ..."
Имя файла библиотеки ячеек: fvm_cells.lib Просмотреть содержимое файла
Модель
транзистора
Имя файла библиотеки моделей: fvm_models.lib Просмотреть содержимое файла
Общее Узлы 'земли' и питания: ground: supply:
Порядок узлов в описании ячейки
Стандартные списки
Ранее использованные
Текущий список:

Могут быть использованы только следующие ключевые слова:
outputs-один или более выходных узлов
inputs-один или более входных узлов (для триггеров - D-входы)
OUT-один выходной узел
IN-один входной узел
EN-узел "enable" (защелка или буфер с 3 состояниями)
CLK-узел "clock" (флип-флоп триггер)
PRE-узел "preset" (защелка или флип-флоп триггер)
CLR-узел "clear" (защелка или флип-флоп триггер)

Copyright © 2011-2024 ИППМ РАН. All Rights Reserved.

Разработка сайта - ИППМ РАН

Обратная связь